一种基于多重扫描熔化的激光粉末床熔融增材制造方法，包括以下步骤：步骤一：零件的三维建模和打印策略的设计：对待制备合金材料的外形进行建模并设计成每层铺装金属粉末后施加逐渐偏转的多重激光扫描的打印策略，以实现增材制造；其中，激光扫描功率取20?400W，扫描速度取200?4800mm/s；步骤二：打印前的粉末和刮刀预置：将金属粉末预置在打印机的粉仓中，将刮刀预置于设备的焦平面上，使用保护气对粉仓进行洗气；洗气完成后根据待制备合金材料特性对基板进行预热；步骤三：材料的打印及打印零件的回收：打印结束后，待温度冷却至室温后将舱门打开，对舱室内的粉末进行回收；将打印零件和基板取出，将零件和基板分离，用压缩空气清理零件表面粉末。

1.一种基于多重扫描熔化的激光粉末床熔融增材制造方法，其特征在于，包括以下步骤：步骤一：零件的三维建模和打印策略的设计对待制备金属材料的外形进行建模并设计成每层铺装金属粉末后施加逐渐偏转的多重激光扫描的打印策略，以实现增材制造；其中，激光扫描功率取20-400W，扫描速度取200-4800mm/s；步骤二：打印前的粉末和刮刀预置将金属粉末预置在打印机的粉仓中，将刮刀预置于设备的焦平面上，使用保护气对粉仓进行洗气；洗气完成后根据待制备合金材料特性对基板进行预热；步骤三：材料的打印及打印零件的回收洗气和预热完成后进行打印；打印过程结束后，待舱室温度冷却至室温后将舱门打开，对舱室内的粉末进行回收；将打印零件和基板取出，通过线切割或小型手工锯将零件和基板分离，用压缩空气清理零件表面粉末。

本发明公开了42CrMo齿圈的激光熔覆方法以及42CrMo齿圈，所述方法包括：(1)对42CrMo平板进行模拟试验，以便确定合适的激光熔覆材料及工艺参数；(2)在齿圈的齿根处铣出凹槽，以备进行激光熔覆，在所述齿圈的其他部位预留一定的加工余量，以备熔覆后进行精加工；(3)对所述齿圈进行装夹和定位；(4)采用所述模拟试验得到的所述激光熔覆材料及工艺参数进行激光熔覆，以便得到熔覆层；(5)按照齿圈工件的尺寸要求，去除所述熔覆层表面的多余部分以及步骤(2)留出的所述加工余量，以便得到齿圈工件。本发明既保证了齿圈表面熔覆层质量，且避免了齿圈的浪费，节约了成本，又确保了齿圈尺寸的精确性。

1.一种42CrMo齿圈的激光熔覆方法，其特征在于，包括：(1)对42CrMo平板进行模拟试验，以便确定合适的激光熔覆材料及工艺参数；(2)在齿圈的齿根处铣出凹槽，以备进行激光熔覆，在所述齿圈的其他部位预留一定的加工余量，以备熔覆后进行精加工；(3)对所述齿圈进行装夹和定位；(4)采用所述模拟试验得到的所述激光熔覆材料及工艺参数进行激光熔覆，以便得到熔覆层；(5)按照齿圈工件的尺寸要求，去除所述熔覆层表面的多余部分以及步骤(2)留出的所述加工余量，以便得到齿圈工件。

本申请涉及一种分类精度评价方法、装置、计算机设备和存储介质。所述方法包括：获取有害语音样本集；将有害语音样本集中的每个有害语音样本输入待评价的有害语音分类模型中进行分类，得到预测类别标签；在预设的分类层级中，确定与预测类别标签和有害语音样本的样本类别标签对应的目标分类；根据目标分类计算待评价的有害语音分类模型的分类精确程度。本方案中，对有害语音样本进行了多层次的分类(即分类层级)，然后在分类层级中确定预测类别标签和样本类别标签共同所属的目标分类，目标分类可以反映预测类别标签和样本类别标签的匹配度，进而根据目标分类确定分类模型的分类精确程度，能够有效的提高分类模型评价的准确度。

1.一种分类精度评价方法，其特征在于，所述方法包括：获取有害语音样本集，所述有害语音样本集包括多个有害语音样本以及每个有害语音样本对应的样本类别标签；将所述有害语音样本集中的每个有害语音样本输入待评价的有害语音分类模型中进行分类，得到预测类别标签；在预设的分类层级中，确定与所述预测类别标签和所述有害语音样本的样本类别标签对应的目标分类；其中，所述目标分类为包含所述预测类别标签和所述样本类别标签的最低层级的分类；根据所述目标分类确定所述待评价的有害语音分类模型的分类精确程度。

本申请公开了一种多层金属覆膜氮化硅陶瓷基板及制备方法。所述制备方法分别选用金属钛或钛合金粉体，金属铜或铜合金粉体，通过大气等离子喷涂技术将金属或金属合金粉体在熔融状态下喷涂在覆盖有特定图案掩模版的氮化硅陶瓷基板表面，调整诸多工艺参数和等离子体喷枪结构制备出金属层与氮化硅陶瓷界面结合强度高、电导率高的多层金属覆膜氮化硅陶瓷基板。本发明直接将金属或金属合金粉末喷涂在敷盖有电路图案的掩模的氮化硅陶瓷基板上，得到不同图案且线宽精度高的多层金属覆膜电路陶瓷基板。

1.一种大气等离子喷涂喷枪，所述喷枪包括等离子体电离腔室、电极、冷却气装置和冷却液装置；所述等离子体电离腔室包括等离子体喷嘴、粉体送料通道、等离子气体通道；所述粉体送料通道的一端与所述等离子体电离腔室连通，所述粉体送料通道的另一端与粉体源连通；所述等离子气体通道的一端与所述等离子体电离腔室连通，所述等离子气体通道的另一端与等离子气体源连通；所述电极包括正极和负极，所述正极为所述等离子体喷嘴内侧；所述负极的末端伸出所述等离子体喷嘴外；所述冷却气装置包括冷却气喷嘴和冷却气通道，所述等离子体喷嘴外侧设置有环绕所述等离子体喷嘴的冷却气喷嘴；所述冷却气通道的一端与所述冷却气喷嘴连通，所述冷却气通道的另一端与冷却气源连通；所述冷却液装置包括冷却管路以及冷却液通道；所述冷却管路设置在所述等离子体喷嘴与所述冷却气喷嘴之间的喷枪内；所述冷却液通道将冷却液源与所述冷却管路连通；所述粉体为两种，第一种粉体为钛或钛合金，第二种粉体为铜或铜合金，所述喷枪将所述钛或钛合金、铜或铜合金依次喷涂在氮化硅陶瓷表面。

本申请涉及一种增材制造组织模拟方法、装置、计算机设备和存储介质。所述方法包括：获取待预测增材制造组织的温度场；根据所述温度场，得到所述待预测增材制造组织的感兴趣区域各层的温度分布；利用所述各层的温度分布，对所述各层的组织进行预测，得到所述各层的组织分布；根据所述各层的组织分布，得到所述感兴趣区域的组织分布。采用本方法由于感兴趣区域各层的尺寸相对于整个感兴趣区域的尺寸较小，因此能够利用感兴趣区域各层的温度分布对感兴趣区域各层的组织进行准确地预测，进而能够根据感兴趣区域各层的组织分布准确地得到待预测增材制造组织的感兴趣区域的组织分布。

1.一种增材制造组织模拟方法，其特征在于，所述方法包括：获取待预测增材制造组织的温度场；根据所述温度场，得到所述待预测增材制造组织的感兴趣区域各层的温度分布；利用所述各层的温度分布，对所述各层的组织进行预测，得到所述各层的组织分布；根据所述各层的组织分布，得到所述感兴趣区域的组织分布。

本发明涉及液态金属材料应用技术领域，具体涉及一种基于低熔点金属固液相变的磁性液态抓手及其应用。本发明提供的液态抓手为低熔点金属材料；所述低熔点金属材料包括液态金属和改性剂；所述液态金属为镓、铟、铋或其合金中的一种或多种；所述改性剂为微米级金属粉末；所述金属粉末为铁、铜或镍中的一种或多种；所述改性剂与所述液态金属的质量比为(0.1?0.5)：1。本发明首次提出了液态金属抓手概念，其利用液态金属的固液相变的特点实现抓取和释放功能。所述液态抓手能够实现对不同形状、不同尺寸、不同结构的物体的抓取和释放；且抓取力大、固液相变抓取力切换幅度高，固液转变时间短。同时结合该抓手材料的磁响应特性和抓取力差异，可实现磁场控制非磁性物体。

1.一种液态抓手，其特征在于，为低熔点金属材料；所述低熔点金属材料包括液态金属和改性剂；所述液态金属为镓、铟、铋或其合金中的一种或多种；所述改性剂为微米级金属粉末；所述金属粉末为铁、铜或镍中的一种或多种；所述改性剂与所述液态金属的质量比为(0.1-0.5)：1。

本发明公开了太阳能清洁水生产装置和生产方法。该装置包括蒸发腔体；透明盖板，设置在所述蒸发腔体的顶面和/或至少一个侧面；冷凝管/腔，包括连通的第一冷凝管/腔和第二冷凝管/腔，所述第一冷凝管/腔设置在所述蒸发腔体的另一个侧面，所述第二冷凝管/腔设置所述蒸发腔体的下方；蒸发材料，设置在所述蒸发腔体内；集水槽，设置所述蒸发腔体内且围在所述蒸发材料的外围；底部支撑，覆盖在所述第二冷凝管/腔上；引水孔，贯穿所述底部支撑的上下表面。该装置具有成本低、效率高、绿色无污染、除太阳能外无需其他能量等优点，可广泛应用于海水淡化和污水处理领域。

1.一种太阳能清洁水生产装置，其特征在于，包括：蒸发腔体；透明盖板，所述透明盖板设置在所述蒸发腔体的顶面和/或至少一个侧面；冷凝管/腔，所述冷凝管/腔包括连通的第一冷凝管/腔和第二冷凝管/腔，所述第一冷凝管/腔具有蒸汽入口，所述蒸汽入口与所述蒸发腔体连通，所述第一冷凝管/腔设置在所述蒸发腔体的另一个侧面，所述第二冷凝管/腔设置所述蒸发腔体的下方，所述第二冷凝管/腔具有冷凝水出口；蒸发材料，所述蒸发材料设置在所述蒸发腔体内；集水槽，所述集水槽设置所述蒸发腔体内且围在所述蒸发材料的外围，所述集水槽包括连通的第一集水槽和第二集水槽，且第二集水槽的上表面低于第一集水槽的上表面，所述冷凝水出口与所述第二集水槽相连；底部支撑，所述底部支撑覆盖在所述第二冷凝管/腔上；引水孔，所述引水孔贯穿所述底部支撑的上下表面。

本发明提出了在线制作增材制造构件表面散斑的方法、散斑制作装置。该方法包括：(1)在基板上增材制造出特定高度δh的构件部分；(2)在构件部分的冷却时间内，通过散斑制作装置在构件部分的一个表面上原位制作出散斑图案；(3)重复步骤(1)和(2)，直至增材制造的过程结束。本发明所提出的散斑制作方法，利用增材制造过程中分层制造的层间冷却时间，在新增材制造出的构件部分表面上原位制作散斑图案，如此，无需移动构件即可制作出符合DIC计算要求的散斑图案，对增材制造构件全场、全过程的变形进行实时测量，从而为增材制造变形的研究提供更完整的三维数据，并为增材制造的变形监测提供更多的基础。

1.一种在线制作增材制造构件表面散斑的方法，其特征在于，包括：(1)在所述基板上增材制造出特定高度δh的构件部分；(2)在所述构件部分的层间冷却时间内，通过散斑制作装置在所述构件部分的一个表面上原位制作出散斑图案；(3)重复步骤(1)和(2)，直至所述增材制造的过程结束。

本发明提供了一种低渗流阈值导电浆料及其制备方法及其应用，所述低渗流阈值导电浆料包括聚合物树脂和分散在所述聚合物树脂中的导电填料，所述导电填料包括一维线状晶体和三维花朵状或树枝状晶体的混合金属粉末。本发明的导电浆料能形成一维和三维混合的导电渔网结构，一维线状结构能够锚定和桥接三维花朵状或树枝晶状结构，两者的微纳结构易于相互形成良好欧姆接触，因此能保持良好的各向同性的导电效果和均匀的分散性以及良好的稳定性，从而可大幅降低导电浆料的渗流阈值，使用成本大大降低。

1.一种低渗流阈值导电浆料，其特征在于：其包括聚合物树脂和分散在所述聚合物树脂中的导电填料，所述导电填料包括一维线状晶体和三维花朵状或树枝状晶体的混合金属粉末。

本发明公开了一种电子束熔丝增材制造过程的零件形貌三维重建方法及装置，其中，方法包括以下步骤：控制待沉积增材工件根据设定轨迹运动至目标位置；在采样时刻t，采集当前电子束光斑图像和工作台的XY位置信息，对初始图像进行图像处理，获得光斑位置信息；根据光斑位置信息的电子束光斑的重心的坐标信息获得工件的当前高度；根据XY位置信息和当前高度识别当前位置下的工件形貌，并将待沉积增材工件移动至下一目标位置，直至所有待检测区域的目标位置重建完成，得到零件形貌三维重建结果。该方法可以根据工艺要求，通过电子束光斑位置信息，实现对电子束熔丝增材制造中的零件三维重建，无需额外的激光测距仪。

1.一种电子束熔丝增材制造过程的零件形貌三维重建方法，其特征在于，包括以下步骤：控制待沉积增材工件根据设定轨迹运动至目标位置；在采样时刻t，采集当前电子束光斑图像和工作台的XY位置信息，对初始图像进行图像处理，获得光斑位置信息；根据所述光斑位置信息的电子束光斑的重心的坐标信息获得工件的当前高度；以及根据所述XY位置信息和所述当前高度识别当前位置下的工件形貌，并将所述待沉积增材工件移动至下一目标位置，直至所有待检测区域的目标位置重建完成，得到零件形貌三维重建结果。

本发明涉及金属加工领域，具体公开了一种单晶/定向凝固镍基高温合金的修复方法及其应用。该方法包括以下步骤：步骤1：在单晶/定向凝固镍基高温合金待修复部分的表面通过热导型熔融方式形成一层过渡层；步骤2：在所述过渡层上进行激光金属沉积处理形成沉积层，所述激光金属沉积的激光峰值功率为600?1200W，激光峰谷功率为50?150W，激光峰值功率时间与激光峰谷功率时间比值为1:4?3:2；激光频率为50?250Hz。本发明提供的方法操作简单，效果显著，相比于传统的修复方法，有利于同时保证热裂纹的抑制和柱状晶的连续生长，缩短生产周期。

1.一种单晶/定向凝固镍基高温合金的修复方法，其特征在于，包括：步骤1：在单晶/定向凝固镍基高温合金待修复部分的表面通过热导型熔融方式形成一层过渡层；步骤2：在所述过渡层上进行激光金属沉积处理形成沉积层，激光峰值功率为600-1200W，激光峰谷功率为50-150W，激光峰值功率时间与激光峰谷功率时间比值为1:4-3:2；激光频率为50-250Hz。

本发明公开了一种具有实时原位检测功能的增材制造装置，增材制造装置利用二次电子逐层检测成形件质量，其中，增材制造装置包括：成形区域、电子束发射聚焦扫描装置、二次电子采集装置和控制器。所述控制器控制所述电子束发射聚焦扫描装置对所述成形区域进行扫描，同时控制所述二次电子采集装置采集电子束扫描过程中的二次电子信号和电子束偏转信号，并对信号进行数据处理生成图像、分析成形质量和进行工艺反馈控制。本发明实施例的增材制造装置可以实时对电子束选区熔化熔融层和粉末床质量进行监测，及时发现和识别缺陷并进行修复，提高电子束选区熔化工艺的良品率和有效避免打印异常造成的材料和时间的浪费。

1.一种具有实时原位检测功能的增材制造装置，其特征在于，所述增材制造装置利用二次电子检测粉末床及成形件的表面形貌，进而监测成形过程及成形质量，其中，所述增材制造装置包括：成形区域，所述成形区域位于成形真空室内部；电子束发射聚焦扫描装置，所述电子束发射聚焦扫描装置位于所述成形区域上方，利用电子束扫描成形区域，且扫描范围覆盖所述成形区域；二次电子信号采集装置，所述二次电子信号采集装置用于采集电子束扫描成形区域时产生的二次电子信号；控制器，所述控制器用于控制所述电子束发射聚焦扫描装置对所述成形区域进行扫描处理，并控制所述二次电子信号采集装置采集电子束扫描过程中的二次电子信号和电子束偏转信号，并对二次电子信号和电子束偏转信号进行数据处理生成图像、分析成形质量和进行工艺反馈控制；其中，所述二次电子信号采集装置包括：至少两个二次电子探测器，所述二次电子探测器位于所述成形真空室内部，侧置于所述成形区域的近距离处；电流放大器，所述电流放大器的多个输入端分别连接所述至少两个二次电子探测器，将二次电流信号放大后输入AD采集卡；AD采集卡，所述AD采集卡的多个采样通道均与所述电流放大器相连，且与所述控制器相连，所述AD采集卡的另外两路输入通道连接所述电子束发射聚焦扫描装置的偏转线圈，同步采集偏转线圈的驱动信号。

一种静压出流显影喷嘴，它包括：主体、隔板和盖板，所述主体呈长条状，主体内沿长边方向设置储液槽，所述储液槽由上槽部和下槽部构成，上槽部的宽度大于下槽部的宽度在二者连结部形成台阶，台阶的长边沿成型有外高内低的引流面，下槽部的底部设置若干出流小孔，下槽部侧壁靠近两端处分别设置下槽部的排气孔，所述上槽部构成喷嘴的一级流道，下槽部构成喷嘴的二级流道；所述隔板设置于所述储液槽内的台阶上，隔板上于所述引流面上方设置过流缝；所述盖板密封装配于所述储液槽的口部。采用上述静压出流方式及排气孔结构，显著提高了喷涂的稳定性和均匀性。

1.一种静压出流显影喷嘴，其特征在于，包括：主体，呈长条状，主体内沿长边方向设置储液槽，所述储液槽由上槽部和下槽部构成，上槽部的宽度大于下槽部的宽度在二者连结部形成台阶，台阶的长边沿成型有外高内低的引流面，下槽部的底部设置若干出流小孔，下槽部侧壁靠近两端处分别设置下槽部的排气孔，所述上槽部构成喷嘴的一级流道，下槽部构成喷嘴的二级流道；隔板，设置于所述储液槽内的台阶上，隔板上于所述引流面上方设置过流缝；以及盖板，密封装配于所述储液槽的口部。

本发明公开了一种9B/10B码的编码方法，包括以下步骤：将9bit码字划分为三个码段，并进行映射得到负极性10bit码字；计算负极性10bit码字的不平衡度，并根据不平衡度计算正极性10bit码字；计算当前信道码流极性，并根据极性选择负极性10bit码字或正极性10bit码字输出，以实现直流均衡。该方法利用正负极性偏差的跳转，实现编码的直流控制，具有编码效率高、直流特性好的优点。

1.一种9B/10B码的编码方法，其特征在于，包括以下步骤：S1：将9bit码字划分为三个码段，并进行映射得到负极性10bit码字；S2：计算所述负极性10bit码字的不平衡度，并根据所述不平衡度计算正极性10bit码字；S3：计算当前信道码流极性，并根据所述极性选择所述负极性10bit码字或正极性10bit码字输出，以实现直流均衡。

本发明公开了一种离子掺杂球形Li4Ti5O12/C锂离子电池负极材料及其制备方法。该方法，包括如下步骤：1)将锂源化合物和碳源化合物均匀分散在离子掺杂的氧化钛溶胶中，喷雾干燥得到球形粉体；2)在惰性气体保护下，将所述球形粉体进行热处理，得到所述离子掺杂球形Li4Ti5O12/C锂离子电池负极材料。本发明提供的制备离子掺杂球形Li4Ti5O12/C锂离子电池负极材料的方法，通过将Li4Ti5O12与碳的复合，提高了材料的导电性能，并通过离子掺杂，稳定了材料的晶体结构，从而进一步提高了材料的充放电循环性能。该方法工艺流程简单；所得锂离子电池负极材料呈球形，具有合适的颗粒尺寸及合理的粒径分布，堆积密度高，在锂离子电池领域具有很好的应用前景。

1.一种制备离子掺杂球形Li4Ti5O12/C锂离子电池负极材料的方法，包括如下步骤：1)将锂源化合物和碳源化合物均匀分散在离子掺杂的氧化钛溶胶中，喷雾干燥得到球形粉体；2)在惰性气体保护下，将所述球形粉体进行热处理，得到所述离子掺杂球形Li4Ti5O12/C锂离子电池负极材料。

本发明涉及一种用于甲烷部分氧化制合成气的Ni基催化剂的制备方法，属于天然气化工技术领域。其特征在于，所述方法采用水热法制备Ni基催化剂的载体ZrO2、采用高温热处理所制得的ZrO2载体。所述ZrO2放入马弗炉中，在空气中以4℃/min的升温速率升到850℃，保持该温度焙烧8h，自然冷却到室温，得到高温热处理的ZrO2。用本发明的工艺方法制备的Ni/ZrO2为催化剂在甲烷部分氧化制合成气反应中具有良好的稳定性和抗积炭性能。作为比较，使用水热方法制备ZrO2，但如果没有在给定的温度下热处理，则所制得的Ni/ZrO2催化剂在甲烷部分氧化制合成气反应中性能不稳定、容易积炭；而使用传统的沉淀法制备ZrO2，虽然也在给定的温度下热处理，但所制得的Ni/ZrO2催化剂也容易积炭。

1.一种用于甲烷部分氧化制合成气的Ni基催化剂的制备方法，其特征在于，所述方法是采用水热法制备Ni基催化剂的载体ZrO2、采用高温热处理所制得的ZrO2载体，用所制备的Ni/ZrO2为催化剂、以甲烷和氧气为原料，在常压加热下制造合成气；其中，所述ZrO2载体采用水热法制备的步骤为：(1)制备前驱体氢氧化锆ZrO(OH)2水凝胶将ZrO(NO3)2·2H2O加入到去离子水中充分溶解，制成ZrO(NO3)2稀溶液；将氨水溶解在去离子水中，制成氨水稀溶液；再以氨水稀溶液作为反应母液，在机械搅拌下同时向母液中滴加ZrO(NO3)2稀溶液和氨水稀溶液，保持反应溶液的pH值约为10；静置、使胶体颗粒陈化；过滤后，滤饼用去离子水将胶体颗粒洗涤至pH约为7，得到前驱体氢氧化锆ZrO(OH)2水凝胶；(2)水热法制备ZrO2将步骤(1)的氢氧化锆水凝胶移入水热釜中，添加NaOH溶液打浆混合均匀，密闭水热釜后，在200℃下加水热48h，水热釜自然冷却降至室温后，取出浆料进行过滤，滤饼用去离子水洗涤至中性，滤饼先在70℃下空气中干燥，然后在110℃下空气中干燥，得到ZrO2；(3)ZrO2的高温热处理将步骤(2)的ZrO2放入马弗炉中，在空气中以4℃/min的升温速率升到85O℃，保持该温度焙烧8h，自然冷却到室温，得到高温热处理的ZrO2；所述Ni/ZrO2催化剂的制备步骤为：(1)将Ni(NO3)2·6H2O溶解在去离子水中，在搅拌下加入高温热处理后的ZrO2，在搅拌状态下浸渍2h；(2)然后在搅拌下缓慢蒸干水分，把固体粉末放入烘箱在50℃下空气中烘干，继续在110℃下空气中烘干；(3)然后放入马弗炉，在空气中以4℃/min的升温速率升到650℃，保持该温度焙烧8h；(4)把焙烧后的粉末研磨、压片、筛分制得Ni含量为9wt％的Ni/ZrO2催化剂。

路由器中采用IPv6头封装IPv4包的隧道转发系统属于IPv6路由器技术领域，其特征在于，它由一片FPGA实现的隧道处理电路和两片级联的CAM、两片单端口SRAM和一片双端口SRAM及CPU控制单元构成，最大支持64K*288bits的V6路由表项，时钟频率为100MHz时，保证3.2Gbit/s的线速转发。利用CAM构造路由查找表，支持表项条数的动态分配，同时还负责路由表读写及维护。系统接收的IP数据包若是V4包，给V4包加一个V6包头成为V6隧道包；若是V6数据包，就不转换。然后提取包的查找信息，进行路由查找，根据返回的结果，对包进行处理：按照V4或V6转发、上交CPU处理、丢弃。

1.路由器中采用IPv6头封装IPv4包的隧道转发系统，其特征在于，含有：一个集成于FPGA芯片上的隧道处理电路、SRAM单端口存储器、SRAM双端口存储器、CAM内容可寻址存储器以及CPU控制单元，其中：所述的隧道处理电路，含有：IP包输入接口电路、包过滤电路、包输入队列存储器FIFO、IPv6协议封装电路、IPv6包队列存储器FIFO、包相关信息提取电路、检索指令队列存储器FIFO、CAM控制电路、检索结果队列存储器FIFO、IPv6数据包相关信息队列存储器FIFO、IPv6数据包存储器RAM、包发送电路、CAM维护指令队列存储器FIFO、第0个上交包队列存储器FIFO、第1个上交包队列存储器FIFO、上交包发送电路、以及CPU接口电路，其中：IP包输入接口电路，输入端接收上级物理和数据链路层处理电路输出的数据就绪信号和数据总线信号，输出读信号给上级物理和数据链路层处理电路，所述IP包输入接口电路数据输出端和包过滤电路的输入端相连，对输入输出的IPv4和IPv6包头信号和包尾信号分别进行计数，将包头包尾计数输出信号发送给CPU接口电路，并接收CPU接口电路输入的复位信号和计数器清零信号；包过滤电路，输入端和IP包输入接口电路相连，还分别和第0个上交包队列存储器FIFO、包输入队列存储器FIFO输出快满信号相连，输出端分别和第0个上交包队列存储器FIFO的输入端、包输入队列存储器FIFO的输入端相连，对输入输出的包头信号和包尾信号进行计数，并发送给CPU接口电路，同时接收CPU接口电路输入的复位信号和计数器清零信号；包输入队列存储器FIFO，是一个先进先出队列存储器，数据宽度为36位，输入端与上述包过滤电路的IP包输出端相连，读信号来自IPv6协议封装电路，复位信号来自CPU接口电路；IPv6协议封装电路，输入端和所述包输入队列存储器FIFO相连，输出端和IPv6包队列存储器FIFO相连，此外输入端还接收IPv6包队列存储器FIFO输出的快满信号，IPv6协议封装电路对输入输出的包头信号和包尾信号进行计数，并发送给CPU接口电路，同时接收CPU接口电路输入的复位信号和计数器清零信号；IPv6包队列存储器FIFO，是一个先进先出队列存储器，数据宽度为40位，数据输入端与上述IPv6协议封装电路相连，读输入信号和包相关信息提取电路的读输出相连，输出端和包相关信息提取电路相连，复位信号来自CPU接口电路；包相关信息提取电路，输入端和IPv6包队列存储器的输出端相连，输出端分别和检索指令队列存储FIFO、IPv6数据包存储器RAM、IPv6数据包相关信息队列存储器FIFO相连，对输入输出的包头信号和包尾信号进行计数，并发送给CPU接口电路，同时接收CPU接口电路输入的复位信号和计数器清零信号；检索指令队列存储器FIFO，是一个先进先出队列存储器，数据宽度为100位，数据输入端与上述包相关信息提取电路相连，读输入信号和CAM控制电路的读输出相连，数据输出端和CAM控制电路相连；CAM控制电路，输入端分别和检索指令队列存储器FIFO输出端、CAM维护指令队列存储器FIFO输出端相连，CAM控制电路输出的CAM存储器读写控制命令总线信号以及双向数据请求总线REQDATA信号和CAM存储器相连，CAM控制电路和SRAM单端口存储器的数据总线相连，CAM控制电路输入端还和CAM存储器输出的读确认信号、查找匹配信号、查找输出有效信号相连，CAM控制电路输出的检索信息输出端和检索结果队列存储器FIFO相连，此外CAM控制电路的读信号分别和检索指令队列存储器FIFO的读输入端、CAM维护指令队列存储器FIFO读输入端相连，CAM控制电路输出端和CPU接口电路相连，将路由表保存的表项发送给CPU接口电路，CAM控制电路对IPv6路由查询次数和查询命中的信息进行计数，将这些信息作为查询状态信息发送给CPU接口电路，并接收CPU接口电路输入的复位信号和计数器清零信号；检索结果队列存储器FIFO，是一个先进先出队列存储器，数据宽度为148位，数据输入端与CAM控制电路的输出相连，读输入信号和包发送电路的读输出相连，数据输出端和包发送电路的输入端相连；IPv6数据包相关信息队列存储器FIFO，是一个先进先出队列存储器，数据宽度为60位，数据输入端与上述包相关信息提取电路相连，读输入信号和包发送电路的读输出相连，数据输出端和包发送电路相连；CAM维护指令队列存储器FIFO，是一个先进先出队列存储器，数据宽度为90位，数据输入端和CPU接口电路相连，读输入信号和CAM控制电路输出的读信号相连，数据输出端和CAM控制电路的数据输入端相连；包发送电路，分别向检索结果队列存储器FIFO、IPv6数据包相关信息队列存储器FIFO发出读信号，并和检索结果队列存储器FIFO、IPv6数据包相关信息队列存储器FIFO的输出端相连，包发送电路输出的读信号、读地址和IPv6数据包存储器RAM相连，IPv6数据包存储器RAM的数据输出端和包发送电路相连，包发送电路的输出还和第1个上交包队列存储器FIFO以及FPGA片外的上行FIFO相连，包发送电路对输入输出的IPv4、IPv6包头信号和包尾信号分别进行计数，并发送给CPU接口电路，同时接收CPU接口电路输入的复位信号和计数器清零信号；IPv6数据包存储器RAM是一个双端口的FPGA片内读写存储器，有一个数据写入端口和一个数据输出端口，数据写入端口和包相关信息提取电路的IPv6数据输出端相连，读端口的所有信号和包发送电路相连，IPv6数据包存储器RAM数据宽度为36位，读写端口分别有14根地址线；第0个上交包队列存储器FIFO，是一个先进先出队列存储器，数据宽度为36位，数据输入端与上述包过滤电路相连，读输入信号和上交包发送电路的读输出相连，数据输出端和上交包发送电路相连；第1个上交包队列存储器FIFO，是一个先进先出队列存储器，数据宽度为36位，数据输入端与包发送电路相连，读输入信号和上交包发送电路的读输出相连，数据输出端和上交包发送电路相连；上交包发送电路，输入端和第0个上交包队列存储器FIFO、第1个上交包队列存储器FIFO相连，数据输出端和SRAM双端口存储器的数据输入端相连，上交包发送电路发送的CPU中断信号、SRAM双端口存储器数据起始地址和终止地址、SRAM双端口存储器中待传送数据的长度信号输出端和CPU接口电路相连，CPU接口电路将CPU响应信号输出给上交包发送电路的输入端，上交包发送电路对输入输出的IPv4、IPv6包头信号和包尾信号分别进行计数，并发送给CPU接口电路，同时接收CPU接口电路输入的复位信号和计数器清零信号；CPU接口电路，和由FPGA实现的隧道处理电路内部各个电路相连，接收各个电路输入的IPv4、IPv6输入输出包头信号和包尾信号计数，以及CAM控制电路的查询状态计数，CPU接口电路与FPGA片外CPU控制单元的CPU地址总线、数据总线、读写控制信号相连，输出的中断信号和CPU控制单元的中断输入相连，CPU接口电路还和SRAM双端口存储器数据输出端口的地址总线、数据总线、读写控制信号相连，CPU接口电路接收CPU控制单元输入的复位信号，并将复位信号传送给FPGA内的其它各个电路，将清零信号传送给IP包输入接口电路、包过滤电路、IPv6协议封装电路、包相关信息提取电路、CAM控制电路、上交包发送电路、包发送电路，CPU接口电路还和CAM维护指令队列存储器FIFO的数据输入端相连，接收CAM控制电路输出的路由表表项数据，接收上交包发送电路输出的SRAM双端口存储器数据起始地址和终止地址、SRAM双端口存储器中待传送数据的长度以及中断请求信息，也向上交包发送电路发送CPU中断响应指示信号；所述包过滤电路是一个电路组件，其中：输入IP包数据寄存器，输入端和IP包输入接口电路的输出端相连；输入IP包数据寄存器的输出端分别和IPv4数据包寄存器、IPv6数据包寄存器相连；IPv4数据包寄存器的输出端分别和IPv4数据包延迟寄存器组、IPv4包头校验和寄存器、生存时间寄存器、包类型寄存器、状态控制机的输入端相连，同时也接收状态控制机的输出；IPv4数据包延迟寄存器组的输出端和数据选择器A的输入端相连；IPv4数据包头校验和生成器的输入端分别和IPv4头校验和寄存器输出、生存时间更新寄存器输出相连；生存时间寄存器的输出端和减一减法器A的输入端以及状态控制机的输入端相连，减一减法器A的输出端和生存时间更新寄存器的输入端相连，生存时间更新寄存器的输出端分别和IPv4数据包头校验和生成器、状态控制机相连；数据选择器A的输入端又分别和IPv4数据包延迟寄存器组的输出端、IPv4数据包头校验和生成器的输出端以及状态控制机的输出端相连，数据选择器A的输出端和更新后的IPv4数据包寄存器输入端相连；IPv6数据包寄存器的输出端分别和IPv6数据包延迟寄存器组、跳数寄存器、下一个头寄存器、IPv6目的地址寄存器、状态控制机的输入端相连，同时也接收状态控制机的输出；跳数寄存器的输出端和减一减法器B的输入端相连以及状态控制机相连，跳数更新寄存器的输出端还和状态控制机相连；减一减法器B的输出端和跳数更新寄存器的输入端相连；数据选择器B的输入端分别和IPv6数据包延迟寄存器组、跳数更新寄存器、状态控制机的输出端相连，数据选择器B的输出端和更新后的IPv6数据包寄存器输入端相连；下一个头寄存器的输入端和IPv6数据包寄存器的输出端相连，输出端和状态控制机相连；IPv6目的地址寄存器的输出端和比较器的输入端相连，比较器的另一个输入端和本路由器IPv6地址寄存器输出端相连；比较器的输出端和状态控制机的输入端相连；本路由器IPv6地址寄存器输入端和CPU接口电路的输出相连；数据选择器C的输入端分别和更新后的IPv4数据包寄存器、更新后的IPv6数据包寄存器的输出端相连、状态控制机以及包输入队列存储器FIFO的快满信号相连，数据选择器C的输出端分别和第0个上交包队列存储器FIFO、包输入队列存储器FIFO相连，同时数据选择器C的包头信号和包尾信号输出端也和计数器的输入端相连；计数器接收CPU接口电路输出的计数器清零信号，并将包头包尾信号计数信号传送给CPU接口电路的输入端；所述IPv6协议封装电路是一个电路组件，其中：包输入队列存储器FIFO接口电路，数据输入端和包输入队列存储器FIFO的数据输出端相连，输出的读信号和包输入队列存储器FIFO的读输入信号相连，控制输入输出端和状态控制机电路相连；IPv4包头数据寄存器，输入端和包输入队列存储器FIFO接口电路输出端以及状态控制机电路输出端相连，一个输出端和IPv4包头转IPv6隧道包头电路相连，另一个输出端和多路数据选择器电路输入端相连；IPv4负载数据寄存器，输入端和包输入队列存储器FIFO接口电路输出端相连，输出端和多路数据选择器电路输入端相连；IPv6数据寄存器，输入端和包输入队列存储器FIFO接口电路的输出端相连，输出端和多路数据选择器电路输入端相连；IPv6隧道包头数据寄存器，输入端和IPv4包头转IPv6隧道包头电路以及状态控制机电路相连，输出端和多路数据选择器电路相连；多路数据选择器电路的输出端和IPv6包队列存储器FIFO的输入端相连；包输入队列存储器FIFO接口电路将接收的数据包头信号和尾信号发送给计数器电路，多路数据选择器电路也把输出的数据包头、包尾信号传送给计数器电路，计数器电路输出的输入输出包头包尾信号计数和CPU接口电路的状态计数器值输入端相连，同时接收CPU接口电路输入的计数器清零信号；所述包相关信息提取电路是一个电路组件，由一系列的电路组成：IPv6包队列存储器接口电路，所述数据输入端和IPv6包队列存储器FIFO相连，输出的读信号和IPv6包队列存储器FIFO的读输入信号相连，控制输入输出端和状态控制机电路相连，输出端和包上交标识寄存器、包优先级寄存器、包源端口编号寄存器、包起始地址寄存器、包终止地址寄存器、包序列号寄存器、包目的地址寄存器、隧道标识寄存器以及包写入RAM电路相连；IPv6包信息发送电路的输入端和所述包上交标识寄存器、包优先级寄存器、包起始地址寄存器、包源端口编号寄存器、包终止地址寄存器、包序列号寄存器相连，控制信息来自于状态控制机，输出端接IPv6数据包相关信息队列存储器FIFO；检索指令发送电路的输入端和包序列号寄存器、包目的地址寄存器、隧道标识寄存器相连，输出端和检索指令队列存储器FIFO相连，控制输入端和状态控制机相连；包写入RAM电路的输出端和IPv6数据包存储器RAM相连，它的控制输入端和状态控制机相连；计数器的输入端分别和IPv6包队列存储器FIFO接口电路的输入包头信号以及输入包尾信号相连，还和包写入RAM电路输出的包头信号和包尾信号相连，同时也和CPU接口电路输入的计数器清零信号相连，输出的包头尾信号计数和CPU接口电路相连；所述CAM控制电路是一个电路组件，由一系列的电路组成：检索指令队列存储器FIFO接口电路的数据输入端和检索指令队列存储器FIFO输出端相连，输出的读信号和检索指令队列存储器FIFO的读信号相连，并且输出端也和状态控制机互连，接收状态控制机输出的控制信号；CAM写入数据寄存器的输入端和检索指令队列存储器FIFO接口电路、以及CAM维护指令队列存储器FIFO接口电路的输出端相连，输出端和CAM数据总线读写控制电路相连；CAM操作指令发送电路的输入端和检索指令队列存储器FIFO接口电路的输出端、CAM维护指令队列存储器FIFO接口电路的输出端相连，输出端直接和CAM存储器的命令总线INST、LTIN、SEGSEL、GMASK、CRB和请求选通信号REQSTB相连；SRAM写入数据寄存器的输入端和CAM维护指令队列存储器FIFO接口电路输出端，以及检索指令队列存储器FIFO接口电路的输出端相连，输出端和SRAM数据总线读写控制电路输入端相连；SRAM数据总线读写控制电路的输出端和SRAM读出数据寄存器、检索结果寄存器以及SRAM单端口存储器相连，控制信号输入端和状态机输出相连；CPU读出数据寄存器的输入端和CAM读出数据寄存器的输出端、SRAM读出数据寄存器的输出端相连，输出端和CPU接口电路相连；检索结果寄存器的输入端和数据包序列号寄存器的输出端相连，输出端和检索结果队列存储器FIFO相连；数据包序列号寄存器的输入端和检索指令队列存储器FIFO接口电路的输出端以及状态控制机的输出端相连；计数器的输入端和检索结果寄存器的输出端相连，还和CPU接口电路输入的计算器清零信号相连，它输出的查询状态计数输出和CPU接口电路相连；所述包发送电路是一个电路组件，由一系列的电路组成：IPv6数据包相关信息队列存储器FIFO接口电路，数据输入端和IPv6数据包相关信息队列存储器FIFO的输出端相连，控制输入和输出端与状态机控制电路相连，输出的读信号和IPv6数据包相关信息队列存储器FIFO读输入端相连，输出端分别和包存储起始地址寄存器、包存储终止地址寄存器、包长度寄存器、包优先级寄存器、源端口编号寄存器、包序列号寄存器A的输入端相连；检索结果队列存储器FIFO接口电路，数据输入端和检索结果队列存储器FIFO的输出相连，控制输入和输出端与状态机控制电路相连，输出端分别和包序列号寄存器B、目的端口编号寄存器、目的线卡编号寄存器、下一跳IPv6地址寄存器、下一跳IPv4地址寄存器、隧道IPv6目的地址寄存器的输入端相连；位宽为36位的附加数据寄存器组的输入端分别和包优先级寄存器、包长度寄存器、源端口编号寄存器、源线卡编号寄存器、目的端口编号寄存器、目的线卡编号寄存器、下一跳IPv6地址寄存器、下一跳IPv4地址寄存器、隧道IPv6目的地址寄存器的数据输出端相连；源线卡编号寄存器的输入来自CPU接口电路；增10加法器，输入端和包存储起始地址的输出相连，输出端与地址寄存器A相连；地址寄存器B的输入端和包存储起始地址的输出相连；增1加法器的输出端分别和IPv6数据包存储器读地址寄存器的输出端、地址寄存器C的输入端相连；多路数据选择器A，输入端分别和地址寄存器A、地址寄存器B、地址寄存器C相连，控制输入端和状态机控制电路的输出相连，输出端和IPv6数据包存储器读地址寄存器的输入端相连；数据比较器A，输入端和包存储终止地址寄存器的输出端以及IPv6数据包存储器读地址寄存器的输出端相连，输出端和状态机控制电路的输入端相连；位宽为36位的IP数据寄存器，输入端和IPv6数据包存储器RAM的数据输出端相连，输出端和多路数据选择器B的输入端相连；多路数据选择器B，数据输入端分别和位宽为36位的附加数据寄存器组的输出端、位宽为36位的IP数据寄存器的输出端相连，输出端和上交数据包寄存器、带附加数据的IPv4或IPv6数据包寄存器的输入端相连；上交数据包寄存器的输出端和第1个上交包队列存储器FIFO的输入端相连；带附加数据的IPv4或IPv6包寄存器的输出端发往与FPGA相连的上行FIFO；带附加数据的IPv4或IPv6包寄存器的还将发送的数据包头信号和包尾信号分别传送给计数器，计数器还和CPU接口电路输入的计数器清零信号相连，计数器输出的包头包尾信号计数信号发送给CPU接口电路；所述CAM存储器，是系统的FPGA片外存储器，读写控制命令总线信号以及数据请求总线REQDATA信号来自CAM控制电路，输出的地址总线信号和读写信号分别与SRAM单端口存储器的地址总线和读写信号相连，输出的读确认信号、查找匹配信号、查找输出有效信号和CAM控制电路输入端相连；所述SRAM单端口存储器，是系统的FPGA片外静态SRAM存储器，读写输入信号和地址信号来自CAM存储器的输出，数据输入输出端和CAM控制电路相连；所述SRAM双端口存储器，是系统的FPGA片外静态双端口SRAM存储器，分为数据写入端口和数据输出端口，数据写入端口的双向数据总线和上交包发送电路相连，数据写入端口的读写信号线、地址总线和上交包发送电路的输出端相连，数据输出端口的双向数据总线和CPU接口电路相连，数据输出端口的读写信号线、地址总线和CPU接口电路的输出端相连。